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Xilinx XC7A35T-2FGG484i芯片

Xilinx XC7a35t-2fgg484i是一个设备Xilinx.7系列FPGA。该设备由4个系列组成,解决了详细的系统需求范围,包括廉价的,小型的,高容量的应用,逻辑容量和信号处理能力。该装置的家族是由spartan-7家庭这是便宜的,有较低的功耗,并有高的输入/输出性能。这些器件可在小的形状因素封装最小的PCB和低成本也。的Artix-7家庭非常适用于较低的耗能应用,并具有逻辑吞吐量,高端DSP和串行收发器的要求。这些设备还为成本敏感应用提供较低的材料清单。的克林特克7家族Xilinx XC7a35t-2fgg484i与旧世代相比,携带双重改进的最佳性能,并启用新颖的类别FPGA.的Virtex-7家庭最适合在系统性能方面进行双重改善。

Xilinx XC7a35t-2fgg484i设备的设计基于最先进的低功耗和更高的性能提供技术与28nm高于K金属栅极加工技术.该器件具有沿2.9TB /输出带宽,电池容量为200万的2.9TB / s的非平行性能能力,每DSP为5.3 TMAC / s。该设备耗费近50%的功率,而不是之前的几代,并提供完整的程序替代Asics和Assps。

X的特性ilinx XC7A35T-2FGG484i

该设备基于先进的高性能逻辑,并有6个可配置的分布式内存形式的输入查找表。它有一个36Kb的块ram,具有FIFO逻辑的数据缓冲。该设备具有更高的速度串行连接沿集成multi-gigabit收发器从600mb /s到6.6 Gb/s,使用特殊的低功耗模式和优化的接口。的Xilinx XC7a35t-2fgg484i具有25×18乘法器、预加法器和48位累加器的DSP片,以获得最佳的滤波性能。该集成电路还具有混合模式、锁相环路的时钟管理器和时钟管理贴片,以提供更低的抖动和更高的精度。配置选项是广泛的设备,包括商品存储器支持,AES加密高达256位,和一个集成的SEU校正和检测机制。

SSI技术

堆叠的硅互连技术带来了众多挑战,并在更高的FPGA中创造了诸如Xilinx XC7a35t-2fgg484i。SSI技术能够通过利用行业领导者的建立的组装和制造技术来实现许多超级逻辑区域,这些层在插入层上通过使用建立的组装和制造技术来创建单个FPGA拥有超过1万个单反连接,提供超高的带宽连接、更低的延迟和更低的功耗。SSI技术能够生产高质量的fpga,而不是传统的承载高性能器件的fpga。

可配置逻辑块

的可配置逻辑块Xilinx XC7a35t-2fgg484i包括真实六输入查找表。查找表具有带有移位寄存器和寄存器功能的存储器功能。这些FPGA的查找表也可以以64位的六输入查找表的形式配置只读存储器与单个输出或两个五输入查找表,独立输出但通用地址逻辑。每个查询表也可以以触发器的形式注册。将查找表、8个触发器、多路复用器和从单个或两个片中携带逻辑的算术组合起来,就形成了一个可配置的逻辑块。任何四个触发器也可以配置为锁存器。

时钟管理

架构的主要特征Xilinx XC7a35t-2fgg484i时钟管理包括速度更快的缓冲器及其路由机制,以降低时钟分布的偏差。这还包括移相和频率合成以及抖动滤波,以及低抖动的时钟生成。该设备有大约24个时钟管理模块,每个模块都有一个锁相环和混合模式时钟管理器。

分布时钟

Xilinx XC7a35t-2fgg484i有6种不同的时钟线,如高性能时钟,BUFMR, BUFH, BUFIO, BUFR, BUFG,以满足各种时钟要求,如低倾斜,小传播延迟,高扇出等。

块RAM.

块RAM的一些关键特征Xilinx XC7a35t-2fgg484i是36Kb的双端口块RAM,端口宽度为72。的块内存具有可编程的FIFO控制器和用于可选纠错的集成电路。每个设备在大约1880个双端口堵塞的RAM中,每个端口的存储容量为36KB。

同步操作

时钟被用来控制每一个内存访问或读或写。整个写入启用,时钟启用,地址,数据和输入都被注册。没有时钟的干预,任何功能都无法执行。时钟被送到输入地址,所有的数据被保留到下一次操作。对于输出数据管道,有一个可自由选择的寄存器,它允许在额外的时钟周期延迟下实现更高的时钟速率。当使用写选项时,输出数据以先前存储的数据或最近写入的数据的形式反映出来。然而,它也可以保持不变。

FIFO控制器

综合FIFO控制器Xilinx XC7a35t-2fgg484i对于同步和异步多速率操作递增内部地址,并提供四通握手即,几乎空,几乎完整,空和完整。几乎空且差不多完全的旗帜可以自由编程。FIFO的深度和宽度控制器可以像块RAM一样自由编程;但是,读写端口的宽度是相同的。

相锁环和混合模式时钟管理器

分阶段锁循环和混合模式时钟管理器都是共享相似的功能。这两个都可以以频率合成器的形式用于更宽的频率范围,并且以所有来电的抖动滤波器的形式。两个组件的中心点具有电压控制振荡器,其增加或减小从相位频率检测器接收的电压。其中三种不同类型的分频器在那里是I.,O,M和D.D是一种预分频器,其是在输入处的频率降低并且馈送传统相位锁循环的频率或相位比较器的单个输入。M是一种反馈分频器,其表现得像乘法器,因为它在送到相位比较器的输入之前将电压控制振荡器的输出频率分开。因此,必须适当地指定M和D的值,以将电压控制的振荡器保持在其范围内。